Арифметические устройства. Сумматор.Сумматоры представляют собой комбинационные логические схемы, составленные из логических элементов. Базовое логическое устройство сложения называется полусумматором. Два полусумматора в сочетании с логическим элементом ИЛИ образуют полный сумматор. Как самостоятельный узел сумматор используется при последовательном суммировании. Соединяя, сумматоры друг с другом можно получить параллельный сумматор. Например, параллельный 4-разрядный сумматор за один раз складывает два четырехразрядных двоичных числа. Этот сумматор содержит один полусумматор (для разряда единиц) и три полных сумматора. Таблица истинности для полусумматора приведена в табл.7. Таблица истинности полусумматора Таблица 7
Условное графическое обозначение полусумматора представлено на рис. 9.
Рис.9. Условное. графическое обозначение полусумматора
Логическая схема полусумматора представлена на рис.10
Рис.10. Логическая схема полусумматора Полный сумматор это трехвходовая схема. Сигналы на его выходах получаются в результате сложения трех входных сигналов. Таблица истинности для сумматора приведена в табл. 8.
Таблица истинности для сумматора Таблица 8
Структурная схема сумматора приведена на рис.11.
Рис.11. Структурная схема сумматора
Рис.12. Структурная схема трехразрядного параллельного сумматора Времязадающие и запоминающие устройства Все логические схемы принято разбивать на два класса: 1) комбинационные логические схемы, в которых используются логические элементы И, ИЛИ, НЕ и 2) так называемые последовательностные схемы. Состояние выходов комбинационной схемы, в некоторый момент времени, определяется комбинацией сигналов на ее входах в тот же момент времени. В последовательностных схемах состояние выходов зависит также еще и от состояния входов в предыдущие моменты времени. К последовательностным схемам относятся времязадающие и запоминающие устройства. Исходной структурной ячейкой, на основе которой строятся комбинационные логические схемы, является логический элемент (вентиль). В случае последовательностных логических схем роль такой структурной ячейки играет триггер. Триггер ¾это элемент цифровых устройств, который обладает двумя устойчивыми состояниями равновесия, предназначен для записи и хранения информации. Триггер, как запоминающий элемент, хранит один бит информации. Триггеры различаются по степени сложности построения, своим функциональным возможностям, способу управления. Входы, как и сигналы, подаваемые на них, делятся на информационные и вспомогательные. Информационные сигналы через соответствующие входы управляют состоянием триггера. Cигналы на вспомогательных входах служат для предварительной установки триггера в заданное состояние и его синхронизации. Вспомогательные входы могут, при необходимости, выполнять роль информационных. Входы и выходы триггеров, как и соответствующие им сигналы, принято обозначать буквами S, R, J, K, D, Q, Q'. По функциональным возможностям выделяют триггеры: с раздельной установкой 0 и 1 (RS-триггер); с приемом информации по одному входу (D-триггер или триггер задержки); универсальный (JK-триггер). По способу записи информации триггеры подразделяются на асинхронные и синхронные (тактируемые). Асинхронные триггеры реагируют на информационные сигналы в момент их появления на входе. Синхронные ¾ при наличии разрешающего сигнала на специально предусмотренном входе С. В асинхронных триггерах информация на выходе может изменяться в любой момент времени при изменении входных сигналов, а в синхронизируемых триггерах информация на выходе может изменяться в определенные моменты времени, задаваемые дополнительным синхронизирующим сигналом. Условно-графическое обозначение триггера представлено на рис.13.
Рис.13. Условно-графическое обозначение триггера
Триггер имеет два входа. Сигнал установка нуля устанавливает элемент в нулевое состояние независимо от текущего состояния. Сигнал установка единицы устанавливает элемент в единичное состояние также независимо от текущего состояния. Сигнал, подаваемый на счетный вход, переключает триггер в состояние, которое противоположно его текущему состоянию. Выход позволяет определить текущее состояние триггера. Под действием входных сигналов триггер может переключаться из одного устойчивого состояния в другое. При этом напряжение на его входе скачкообразно меняется. Число входов зависит от выполняемых функций. Существует большое число разнообразных триггеров с различными функциональными возможностями. Однако в основе всех схем лежит основной (базовый) асинхронный RS-триггер. Асинхронный RS-триггер может быть построен на двух логических элементах ИЛИ-НЕ либо И-НЕ. Условно-графическое обозначение RS–триггера приведено на рис.14. RS-триггер имеет два информационных входа: S (set) и R (reset) для установки 1 и 0 соответственно, а также два выхода: прямой Q и инверсный Q'. В триггерах выходы всегда находятся в противоположных (комплементарных) состояниях.
Рис.14. Условно-графическое обозначение RS –триггера
Принцип работы данного триггера иллюстрирует его таблица истинности ¾ табл.9.
Таблица истинности RS-триггера (элементы И-НЕ) Таблица 9
Для триггера на элементах И-НЕ (рис.15) управляющим воздействием обладают нулевые уровни информационных сигналов. Поэтому информационные входы и соответствующие сигналы таких триггеров обозначаются как инверсные (на входах стоят инверторы).
Рис. 15. RS-триггер на элементах И-НЕ
Для триггера на элементах ИЛИ-НЕ при комбинации S=1, R=0 в триггер записывается 1 независимо от предыдущего состояния. При другом наборе входных сигналов S=0, R=1 триггер устанавливается в 0. Комбинация S=R=0 является нейтральной, поскольку при ней имеет место режим хранения информации. При нейтральной комбинации сигналов на информационных входах триггер может находиться в одном из состояний устойчивого равновесия (Q=1, Q'=0 или Q=0, Q'=1) сколь угодно долго. Комбинация Q=R=1 является запрещенной, т.к. она приводит к нарушению закона работы триггера и неопределенности его состояния. Если после этого на входы будет подана нейтральная комбинация сигналов, триггер перейдет в одно из состояний устойчивого равновесия, но предугадать это новое состояние триггера невозможно. Тактируемый (синхронный) RS -триггер (рис.16) имеет почти такое же условное графическое изображение, как и асинхронный RS-триггер; отличие состоит в появлении одного дополнительного (синхронизирующего) входа, обозначенного буквой С. Состояние выходов данного триггера может изменяться только в моменты прихода тактовых импульсов (триггер работает синхронно).
Рис. 16. Условное графическое обозначение синхронного RS-триггера
D-триггер. Имеет один информационный (D-вход) и вход для синхронизирующего импульса С. Основное назначение D-триггера — задержка сигнала, поданного на вход. Изменение входного сигнала не сказывается на состоянии триггера и только при С=1 триггер принимает состояние, определяемое входным сигналом. JK- триггер. Наиболее широко используемый универсальный триггер, обладающий характеристиками других типов триггеров. Обычно имеет не менее пяти входов: R и S — вход установки в 0 и 1 соответственно. С — вход тактовых импульсов, J и K — управляющие входы. При поступлении низкого уровня на вход R триггер устанавливается в нулевое состояние, на вход S — в единичное. Условное графическое обозначение JK-триггера приведено на рис. 17.
Рис.17. Условное графическое обозначение JK-триггера
Когда на оба входа J и K подается уровень логического 0, триггер блокируется, и состояния его выходов не изменяются, что отражено в табл. 10. В этом случае триггер находится в режиме хранения. Строки 2 и 3 таблицы истинности описывают режимы, соответствующие установке триггера в состояние 0 и 1. В строке 4 отражен переключательный режим работы JK –триггера. При этом режиме, если на обоих входах J и K установлен уровень логической 1, то следующие друг за другом тактовые импульсы будут вызывать перебросы уровней сигналов на выходах триггера от 1 к 0, от 0 к 1 и снова от 1 к 0 и т.д. Таблица истинности JK-триггера Таблица 10
Такая работа триггера напоминает последовательно производимое переключение тумблера (переключателя), откуда и происходит название режима.
|
На рис.12 представлена структурная схема трехразрядного параллельного сумматора.
