Лабораторна робота № 7.

Дослідження Оперативного Запам'ятовуючого Пристрою (ОЗП).

Мета: Освоїти принципи побудови оперативних запам’ятовуючих пристроїв і дослідити режими роботи, функціональні можливості та характеристики мікросхем оперативних запам’ятовуючих пристроїв.

Програмне забезпечення: програмне забезпечення комп'ютерного моделювання електронних схем (програма Electronic Workbench).

 

Основні теоретичні відомості

На Мал. 7.1 наведена типова структура мікросхеми ОЗП. Інформація зберігається у накопичувачі. Накопичувач – це матриця, яка складена із елементів пам’яті (ЕП), розташованих уздовж рядків та стовпців. Елемент пам’яті може зберігати 1 біт інформації (логічна 1 або логічний 0). Крім того, він забезпечується керуючими колами для установки елемента в будь-який із трьох режимів:

· режим зберігання, в якому він відмикається від входу і виходу мікросхеми;

· режим читання, в якому вміщувана в ЕП інформація видається на вхід мікросхеми;

· режим запису, в якому в ЕП записується нова інформація, що поступає із входу мікросхеми.

Кожному ЕП присвоєно номер, який називається адресою елемента. Для пошуку потрібного ЕП вказуються рядок і стовпець, які відповідають положенню ЕП в накопичувачі. Адреса ЕП у вигляді двійкового числа приймається по шині адреси в регістр адреси. Число розрядів адреси зв’язано з ємністю накопичувача. Число рядків і стовпців накопичувача вибираються рівними цілій степені 2. І якщо число рядків N _ряд = 2ⁿ¹, і число стовпців N _стовп = 2ⁿ², то загальне число ЕП (ємність накопичувача)

де - число розрядів адреси, яка приймається у регістр адреси.

Наприклад, при ємності N =2¹⁰=1024 число розрядів адреси n =10; при цьому вибирається n1=n2=n/2=5, в цьому випадку число рядків і число стовпців накопичувача рівно 2ⁿ¹=2ⁿ²=32.

Розряди регістра адреси діляться на дві групи: одна група в n1 розрядів визначає двійковий номер рядка, в якій в накопичувачі розміщений ЕП, інша група в n2 розрядів визначає двійковий номер стовпця, в якому розміщений ЕП, що вибирається. Кожна група розрядів адреси подається на відповідний дешифратор: дешифратор рядків і дешифратор стовпців. При цьому кожний з дешифраторів створює на одному з своїх вихідних кіл рівень логічної 1 (на інших виходах дешифратора встановлюється рівень логічного 0); вибраний ЕП знаходиться під впливом рівня логічної 1 водночас по колах рядків і стовпців. При читанні вміст ЕП подається на підсилювач читання і з нього на вихідний тригер і вихід мікросхеми. Режим запису встановлюється подачею сигналу на вхід дозволу запису (ДЗ). При рівні логічного 0 на вході ДЗ відкривається підсилювач запису і біт інформації зі входу даних надходить у вибраний ЕП і запам’ятовується у ньому.

 

Мал. 7.1. Структура мікросхеми ОЗП

Дані процеси відбуваються в тому випадку, якщо на вході вибору кристалу (ВК) діє активний рівень логічного 0. При рівні логічної 1 на цьому вході, на всіх виходах дешифратора встановлюється рівень логічного 0 і 3П переходить в режим зберігання.

На мал. 7.2 показане умовне графічне позначення мікросхеми ОЗП.

Мал. 7.2.Умовне позначення мікросхеми ОЗП

Розглянемо послідовність подачі сигналів в режимах читання і запису. На мал. 7.3, а зображена часова діаграма сигналів в режимі читання. З певною затримкою tзат1 відносно моменту подачі адреси і сигналу в коло ВК (зв'язаної із процесами дешифрації адреси і ввімкнення вихідних кіл вибраного ЕП) на виході мікросхеми виникає вміст вибраного ЕП. В режимі запису (мал. 7.3, б) повинні бути дотримані умови, що виключили би порушення вмісту комірок, в які не проводиться звертання. Це забезпечується тим, що сигнал в коло РЗ подається із затримкою t_зат2 відносно моменту подачі сигналів у колі адреси, ВК і вхідних даних і знімається сигнал в колі ДЗ раніше, ніж буде знятий сигнал в колі ВК. В противному випадку, при передчасній подачі сигналу ДЗ, може відбутися запис в комірку з адресою, що не збігається з інформацією на адресних входах мікросхеми.

Мікросхеми ОЗП допускають нарощування ємності пам'яті шляхом нарощування розрядності (і, отже, розрядності збережуваних в них слів) і нарощування числа комірок (і, значить, числа слів, які можна зберігати у пам'яті).

Мал. 7.3.Часові діаграми сигналів: а) в режимі читання; б) в режимі запису

Таким чином, використовуючи відповідне число мікросхем в певному сполученні, можна побудувати пам'ять з необхідною організацією.

Розглянемо схему нарощування розрядності комірок (мал. 4). На всі мікросхеми подається одна і та сама адреса. При читанні кожною мікросхемою видається певний розряд зчитуваного слова. При запису вхідне слово порозрядно заноситься в ЕП окремих мікросхем. Таким чином, якщо мікросхеми мають організацію N × 1 (N однорозрядних комірок), то для блоку пам'яті з організацією N × n (N комірок з розрядністю кожної з них, рівною n) потрібно n мікросхем.

На мал. 7.4 показана схема нарощування числа і розрядності комірок. Блок пам'яті складається з мікросхем, що утворюють окремі лінії (ряди), кожна з яких будується за схемою нарощування розрядності (мал. 7.4). Розряди адреси блоку пам'яті в цьому випадку діляться на дві групи: А₁ і А₂. Група розрядів А₂ визначає номер лінії, група розрядів А₁ - номер комірки у вибраній лінії. Вибір лінії здійснюється за допомогою дешифратора, на вхід якого подається А₂, а кожний з виходів під’єднано до входу ВК певної лінії. Таким чином, в залежності від кодової комбінації, що міститься в А₂, на відповідному виході дешифратора з'являється рівень логічного 0, що забезпечує вибір певної лінії мікросхем. На входи ВК інших ліній з виходу дешифратора надходить рівень логічної 1, і мікросхеми цих ліній встановлюються в режим зберігання, в якому вони не реагують на адресну групу А₁.

Мал. 7.4 - Схема нарощування розрядності комірок ЗП

Розглянемо приклад нарощування ємності блоку пам'яті. Нехай на мікросхемах з організацією 1024×1 необхідно побудувати блок пам'яті, що є організацію 4096×8, тобто блок пам'яті на 4096 8-розрядних комірках. Нарощування розрядності вимагає в кожній лінії схеми на мал. 7.5 використати 8 мікросхем; для збільшення числа комірок з 1024 до 4096 (в 4 рази) необхідно передбачити 4 лінії мікросхем. Таким чином, загальне число мікросхем 8×4=32. В такому блоку пам'яті адреса для звертання формується таким чином. Для вибору лінії в адресі знадобиться дворозрядна група А₂, кожній з чотирьох кодових комбінацій цієї групи (00, 01, 10, 11) буде відповідати певна лінія в блоку пам'яті. Вибір комірки в лінії мікросхем потребує наявності в адресі 10-розрядної групи А₁ (число комбінацій 10-розрядної групи 2¹⁰=1024 рівно числу ЕП в мікросхемі). Таким чином, адреса розглядуваного блоку пам'яті повинна мати 12 розрядів.

Мал. 7.5. Схема нарощування числа і розрядності комірок ЗП

В кожному стовпці матриці мікросхем на рисунку 4.5 виходи всіх мікросхем об'єднуються в коло відповідного розряду виходу даних блоку, всі входи даних - в коло відповідного розряду входу даних блока пам'яті.