Контроль исправности электрического монтажа
Электрический монтаж (ЭМ) является важным элементом любого логического устройства. Задача контроля его исправности решается на этапе изготовления устройств, при производстве печатных плат, при монтаже релейных схем и т.д. ЭМ представляет собой совокупность монтажных клемм и монтажных линий. Монтажной клеммой (МК) называется контакт ЭМ доступный для подключения внешних цепей. Монтажная линия (МЛ) – это физический проводник имеющий сопротивление не выше нормативного и не зависящее от направления протекающего тока. Совокупность монтажных клемм, соединенных линиями в произвольном порядке, образует монтажную группу (MГ). На рисунке 1 показан пример ЭМ, состоящий из 10 монтажных клемм, 6 монтажных линий и 4 монтажных групп.
Рисунок 1 - Пример ЭМ
В ЭМ возникают следующие неисправности: 1) Обрывы МЛ; 2) Короткое замыкание между МК; 3) Перепутывание проводов; 4) Полная или частичная изоляция МК (рисунок 2);
Рисунок 2 - Пример ЭМ (а - исправный; б - частичная изоляция; в - полная изоляция)
Любая неисправность типа «неправильный монтаж» или «изоляция монтажа» сводится к соответствующей комбинации КЗ и обрывов (рисунок 3), поэтому задача проверки монтажа сводится к обнаружению любой комбинации КЗ и обрывов. Для построения теста проверки необходима информация о конфигурации монтажа. При отсутствии таковой, задача тестирования сильно усложняется. Знание структуры монтажа позволяет уменьшать длину проверяющих тестов. При решении практических задач, как правило, такая информация отсутствует. В монтаже возможна также избыточность, которая вводится для уменьшения влияний «обрывов». При тестировании обрыв избыточных соединений не обнаруживается.
Рисунок 3 – Пример представления неисправностей
Рассмотрим вопрос об обнаружении обрывов. Пусть имеется МГ, содержащая р клемм, соединенных между собой произвольным образом. Задача обнаружения обрывов сводится к измерению проводимости между каждой парой клемм. При этом необходимо провести Использование меньшего числа проверок не обеспечивает полной проверки МГ. Задача обнаружения КЗ в ЭМ, имеющем т изолированных МГ, может быть решена только одним способом – измерением проводимости между каждыми двумя группами. При этом потребуется
где p i – число клемм в i -той МГ. Главный недостаток такого метода проверок – его громоздкость. Сокращение числа измерений осуществляется за счет автоматизации процесса измерений. Но более эффективной является автоматизация с наложением дополнительных соединений. В таком случае в монтажную схему вносят некоторые структурные изменения, что делает схему более контролепригодной. Для удобства рассмотрения монтажная схема представляется в виде монтажной диаграммы (рисунок 4), на которой каждая строка – это монтажная группа. Группы располагаются в порядке убывания числа клемм.
Рисунок 4 - Монтажная диаграмма
Для обнаружения обрывов необходимо проверить проводимость между первой и остальными клеммами в каждой группе. С помощью наложения вспомогательных соединений можно производить измерения во всех группах одновременно, при этом потребуется l 3= p max – 1 измерений, где p max – максимальное число клемм в какой-либо группе. Алгоритм проверок показан на рисунке 5.
Рисунок 5 - Алгоритм отыскания обрывов
При поиске КЗ на клеммы в одной группе устанавливают дополнительные соединения, которые обеспечивают обнаружение любых обрывов и КЗ. Все монтажные группы объединяют в две изолированные общие группы, измерение проводимости между которыми позволяет обнаружить КЗ между любыми монтажными группами, входящими в разные общие группы. Общие группы должны организовываться таким образом, что любые две монтажные группы должны в каком-либо случае входить в разные общие группы. При этом достаточно выполнить l 4= ] log2m [ измерений. Монтажные группы нумеруют двоичными числами разрядностью ]log2m[. Столбец одного разряда, образованный всеми числами, соответствует варианту образования общей группы. Объединяют те монтажные группы, которым в столбце соответствует одно и то же значение разряда. Алгоритм проверки показан на рисунке 6.
Рисунок 6 - Алгоритм отыскания КЗ
В рассмотренном методе общее число проверок составляет L 2= p max + ] log2m [ – 1 Для ЭМ можно построить эквивалентную модель в виде комбинационной логической схемы. При этом МК рассматриваются как входы схемы, на которые поступают сигналы 1 или 0. Появление сигнала 1 на какой-либо клемме приводит к появлению 1 на всех клеммах соответствующей МГ, следовательно, все монтажные группы можно представить в виде логического элемента ИЛИ. Если объединить все МГ (элементы ИЛИ) объединить с помощью логического И, то получим простейшую бесповторную двухуровневую схему (рисунок 7), которая является одной из самых легко контролируемых структур.
Рисунок 7 - Эквивалентная логическая схема
Неисправности ЭМ моделируются как неисправности логической схемы. КЗ – моделируется «объединением» логических элементов ИЛИ, а обрыв – «разбиением» логического ИЛИ на два. Задача теста проверить такие наборы, которые смогут обнаружить данные неисправности. Существует две разновидности таких наборов: Набор типа А: формируется по правилу, чтобы в каждой группе первая клемма имела сигнал логической 1, a остальные клеммы этой группы – 0. Тогда при «разбиении» элемента, на выходе одного из результирующих получится сигнал 0, а следовательно на выходе – тоже 0. Набор типа В: формируется по правилу, чтобы в одной группе все клеммы имели сигнал логического нуля, а в остальных группах – все единицы. Тогда, при «объединении» каких-либо элементов ИЛИ, на выходе схемы будет зафиксирована 1. Полный проверяющий тест будет включать в себя: — все наборы типа В (равно числу монтажных групп m) — подмножество наборов типа А, в котором для каждой переменной каждой из групп будет реализована хотя бы одна единица (число таких наборов равно максимальному числу клемм в одной группе p max).
34. Обнаружение неисправностей типа «временная задержка» Обнаружение неисправностей типа «временная задержка» (ВЗ) распространения логического сигнала является важной областью в тестировании микроэлектронных схем. С увеличением быстродействия схем и их тактовой частоты становится более вероятным влияние временных отклонений на правильную работу аппаратуры. Особенностью ВЗ по сравнению с другими видами отказов является то, что они не нарушают логическую структуру схемы и в то же время приводят к ошибочным результатам вычислений. Временная задержка (delay fault) – есть модель повреждений, которые вызывают неправильную работу логических схем относительно тактовой частоты. Это можно пояснить схемой на рисунке 1. По сигналу С1 переменные х из входного регистра подаются на вход схемы. По сигналу С2 выходные сигналы у записываются в выходной регистр. Пусть t Sесть время от момента изменения входных сигналов х до момента изменения всех выходных сигналов у. Оно равно времени прохождения сигнала по самому длинному пути в схеме.
Рисунок 1 - Синхронизация работы логической схемы
Если окажется, что t S > t C,то в выходном регистре будут записаны неправильные значения сигналов у. Цель тестирования задержек удостовериться, что каждый путь в схеме имеет время прохождения сигнала меньше, чем t C. Рассматриваются две модели временных неисправностей: задержка элемента (gate delay fault) – моделирует дефекты, которые вызывают реальную задержку распространения сигнала через отдельный элемент, превышающую их спецификацию; задержка пути (path delay fault) – моделирует задержку сигнала, возникающую в результате суммирования распределенных задержек всех элементов пути.
Рисунок 2 - Виды временных задержек При этом различают два вида задержек: ВЗ возрастающего перехода сигнала 0 → 1 (рисунок 2а) и ВЗ убывающего перехода сигнала 1 → 0 (рисунок 2б). Для обнаружения ВЗ на вход схемы надо последовательно подать два набора V1 и V2. Набор V1 «устанавливающий» должен установить сигнал 1 (для задержки 1 → 0) или сигнал 0 (для задержки 0 → 1) на той линии схемы, откуда начинается изменение (перепад) логического сигнала. Для ВЗ элемента такой линией является выходная линия элемента (рисунок 3а) для ВЗ пути – вход элемента, с которого начинается данный путь (рисунок 3б).
Рисунок 3 - Изменение логических сигналов на линиях схемы
При тестировании набор V1 подается в момент времени t 1(см. рисунок 1) по сигналу С1. После того как все сигналы у устанавливаются, в момент времени t2, по сигналу С 1подается набор V2 «продвигающий», который должен выполнить две задачи: 1) установить на линии схемы, с которой начинаются изменения логического сигнала, сигнал 0 (для перепада 1 → 0) или сигнал 1 (для перепада 0 → 1); 2) обеспечить наличие хотя бы одного чувствительного пути от этой линии до выхода схемы. В момент времени t 3 (см. рисунок 1) производится измерение выходных сигналов и сравнение их с эталонными сигналами, которые должны быть у исправной схемы.
Рисунок 4 - Изменение логических сигналов на линиях схемы
На рисунке 4 показаны классификация тестов и классификация неисправностей. Тест называется свободным от состязаний, если для всех элементов, входящих в чувствительный путь, выполняется условие: логический сигнал изменяется только на одном входе. Состязания на входах элемента возникают при одновременном изменении сигналов на двух или более входах. В этом случае на выходе элемента может появиться паразитный импульс. Тест называется робастным (robust test) относительно неисправности п iесли он обнаруживает эту неисправность независимо от существования в схеме других ВЗ путей. В противном случае, тест называется неробастным. Вообще, любой тест, свободный от состязания, является робастным (обратное не имеет места). Тест называется достоверно неробастным (vaiidatable non robust test) относительно неисправности п iесли он не является робастным и выполняется условие: для любого множества неисправностей, при наличии которых в схеме, тест τi не обнаруживает неисправность п i, существует последовательность тестов, после приложения которых в определенном порядке все неисправности обнаруживаются. Если неробастный тест τi не является достоверно неробастным, то ВЗ п i называется слабопроверяемой на этом тесте. Это означает, что данная ВЗ не может быть гарантированно обнаружена на этом тесте из-за возможности маскировки другими ВЗ. Если неисправность п iне имеет теста τiто она называется нетестируемой.
35. Вероятностное тестирование При вероятностном тестировании на испытуемую схему подаются случайные или псевдослучайные входные последовательности. Главное достоинство такого подхода в том, что исключается необходимость предварительного вычисления детерминированного теста. Это вычисление может оказаться слишком сложным. Такая ситуация возникает, при больших размерах испытуемой схемы или в том случае, когда нет достаточных сведений о ее внутренней структуре. Тогда целесообразно применить вероятностное тестирование. Два способа организации вероятностного тестирования приведены на рис. 4.61 и 4.62. Первый способ использует эталонную схему (см. рис. 4.61). Наборы случайного теста, вырабатываемые генератором, поступают на входы испытуемой и эталонной схем. Их реакции сравниваются устройством сравнения. В случае их расхождения делается вывод о неисправности испытуемой схемы. Второй способ отличается методом сравнения выходных реакций. В этом случае реакция испытуемой схемы приводится к компактному виду с помощью схемы сжатия. Результат сравнивается со сжатым эталоном. В качестве схемы сжатия часто используется сигнатурный анализатор, описанный в п. 5.4. В отличие от детерминированного тестирования, когда обнаружение данной неисправности гарантированно, при случайном тестировании это происходит с некоторой вероятностью. Пусть испытуемая схема имеет п входов и пусть Е есть множество последовательностей из k входных векторов, которые могут быть приложены к схеме. Каждый входной вектор может быть одним из 2 п векторов. Тогда Е содержит 2 nk элементов. Предположим, что все входные векторы вырабатываются генератором случайных наборов с одинаковой вероятностью и что появление векторов в последовательности независимо друг от друга. Пусть E i – множество последовательностей из Е, которые обнаруживают неисправность i. Мощность множества E iравна σi. Вероятность того, что один входной вектор не обнаруживает неисправность i равна 1 – σi / 2 п. Вероятность того, что случайная входная последовательность длины k обнаруживает неисправность i:
Формула позволяет получить ответ на следующий вопрос. Дана схема и требуемая вероятность обнаружения данной неисправности. Какова должна быть длина случайного теста?
Рис. 4.61. Схема вероятностного тестирования
Рис. 4.62. Схема вероятностного компактного тестирования
|
проверок. Минимальное число проверок требуется при реализации следующей процедуры измерений. Проверяется наличие проводимости между одной из клемм группы и другими клеммами МГ, т.е. осуществляются следующие проверки: (1,2), (1,3),..., (1, p). В этом случае требуется l 1= p – 1 проверок.
проверок. Общая длина теста проверки ЭМ, состоящего из т групп, рассмотренным (тривиальным) методом составит:
