DV-триггеры
Триггеры DV-типа представляют собой модификацию D-триггеров. Их логические функции определяются наличием дополнительного разрешающего входа V, играющего роль разрешающего по отношению ко входу D. Когда V=1, триггер функционирует как D-триггер, а при V=0 он переходит в режим хранения информации независимо от смены сигналов на входе D. Записанная в D-триггер информация не может храниться более одного такта: с каждым тактовым импульсом состояние триггера обновляется. Наличие V-входа расширяет функциональные возможности D-триггера, позволяя в нужные моменты времени сохранять информацию на выходах в течение требуемого числа тактов. Уравнение DV-триггера имеет следующий вид: Qn+1 = Dn Vn v Qn`Vn.
Рис. 6.6.
В функциональном отношении DV-триггер относится к универсальным. В этом смысле их можно сопоставить с JK-триггерами. Однако возможности последних шире. D- и DV-триггеры широко применяются в устройствах запоминания двоичной информации в качестве разряда регистра или счетчика и в других узлах цифровой техники. Эти триггеры очень удобны в быстродействующих системах, поскольку передача информации происходит по одному входу, т.е. исключено состязание сигналов.
|
Запись информации в таких триггерах происходит, когда С=1 и V=1. Поэтому в DV-триггер можно обратить всякий тактируемый D-триггер: со статическим, динамическим или двуступенчатым управлением, - добавив V-вход и логически связав его операцией И с управляющим С-входом (рис. 6.6). В таком триггере входы С и V можно менять местами, не влияя на логику работы. Сигналы С=1 и V=1 должны действовать в одно время. Поскольку вход V - подготавливающий, сигнал V=1 должен перекрывать по длительности оба фронта тактового импульса. На рис. 6.6. показано преобразование D-триггера в DV-триггер.
