Способы ускорения доступа, повыш-я эф-ти вып-я пр-мм при реал-ции вирт пам или при разрывных распределениях.

Чтобы снизить кол-во обр-ний к ОП строки таблиц сегм-в и стр-ц, к к-рым происх обр-е загр-ся в кэш-пам проц-ра. Чтобы этот мех-м работал, необх мин-ть кол-во переключений м/у сегм-ми. Должен быть реал-н пр-п лок-ти ссылок. Для ускорения работы кэш-пам исп-ся ассоциативный пр-п, т е выбор инф-ции из пам не по номеру ячейки, а по ее содержимому. Во всех совр сист исп-ся иерархия ЗУ.

При работе с неск ур-ми ЗУ инф-я дублируется. Содержимое Mi-1 устр-ва дубл-ся в Mi (кр рег-ров – они не отобр-ся на пам). При передаче инф-ции в обр напр-нии данные также дубл-ся, но при этом происх замещение, LRU (или псевдо LRU). При реал-ции обмена м/у устр-ми в этой иерархии исп-ся 2 схемы: 1. Сквозная запись – все данные, к-е были обновлены в М0, передаются по всей иер-хии устр-в автов-ки до Мn (проц-р не ждет); 2. Отложенная запись – данные передаются на сл ур-нь иер-хии только если происх-т из замещение.

Аппар-я поддержка управления памятью в проц-рах Intel.

В проц-рах Intel все адр пр-во, исп-мое пр-ммой, обязат-но сегм-ся. Любой адрес, к-рый формируется пр-ммой, всегда вкл 2 компонента – сегментная часть и см относ нач сегм. Стр орг-ция пам может вкл-ся или выкл-ся – зав от ОС. Сегм-ная часть адреса – это не просто номер блока, а селектор. И этот селектор структурирован – разбит на поля.

индекс – номер стр в табл, TI – опр-ет стр-цу, RPL – р привилегий, 12 разр – см на стр. Кажд табл содерж физ адр при сегм орг-ции пам – нач сегм (32 разр, если проц). Хр-ся 20-разр предельно допустимое см. Есть бит гранулярности. При стр орг-ции пам сегм может занимать все 4 Гб – это дает макс гибкость. Байт прав доступа – инф-я, к-я исп-ся при вирт орг-ции пам (бит присутствия – загружен ли сегм в пам; бит – были ли обр-я; для сегм загрязнение не проверяется; бит польз-ля – для отслеж-я доп признаков при орг-ции вирт пам. Ост-ные биты исп-ся для защиты). В табл вкл спец бит - бит размера. Он показ-ет системе 16-разр данные (для орг-ции совм-ти с пр-ми, напис для предыд поколений проц-ров). Разработчики Intel оптим-ли мех-м стр трансляции – вместо одного ур таблиц стр-ц исп-ся 2 ур. Каталог таблиц стр-ц – PageDirectoryEntry – один для кажд процесса, но у кажд процесса свой. Это дает полную изоляцию адр пр-в процессов др от др – при квантовании вр происх переключение на каталог адр пр-ва активного процесса. Адре каталога на регистре. 2-й ур – PageTableEntry – таких табл много. 1-е 10 разрядов выбирают стр в PDE. Стр-ра эл-тов таблиц одинакова для всех таблиц. 20 бит – это старщие разряды физ адреса стр-цы. Мл 12 считаются нулевыми – они исп-ся мех-ми вирт орг-ции пам изащиты. В кажд строке – бит присутствия. бит обращения (LRU), бит загрязнения. По своему усмотрению прогр-т может исп-ть доп биты для повыш-я эф-ти работы LRU (программно). 2 разряда – для управления кэшированием страниц. Таблицы стр-ц разбили на 2 ур в целях более экономного исп-ния ОП. Кажд табл 2-го ур занимаетровно страницу => эти таблицы могут выталкиваться из пам. Для повыш-я производ-ти проц-ра при обр-нии к пам исп-ся разл виды специализир кэш-пам. Кэш-пам для таблиц сегментов – это теневые рег-ры – исп-ся по одному теневому рег-ру для ражд сегментного рег-ра. Кажд тен рег-р содерж строку, табл дескр таблицы, к-я опис-ет адресуемый этим рег-ром сегм. Т о загрузка из ОП эл-тов таблиц сегм-ов вып-ся только 1 раз – при загрузке сегм рег-ра. При стр-ной трансляции пам также исп-ся кэш-пам, к-я наз буфером ассоциативной трансляции. В первых 32-разр моделях проц-ров этот буфер мог содержать 32 эл-та таблиц стр-ц. Для форм-ния раб мн-ва этого дост-но. Ассоц адр-я пам – это адр-я не по номеру ячейки, а по ее содержимому. В проц-рах старших моделей можно отказаться от2-хступенчатой орг-ции табл ст-ц. При этом мл 22 разр рассм-ся как см внутри ст-цы – разм стр 4Мб (в наших машинах не исп-ся – это специализир орг-ция).