Лабораторна робота № 6.

Дослідження Арифметико-Логічного Пристрою (АЛП).

Мета: Вивчення принципів побудови і функціювання арифметично-логічних пристроїв, виконаних на інтегральних елементах. В процесі виконання роботи, опанувати принципи побудови і функціонування схем арифметично-логічних пристроїв.

Програмне забезпечення: програмне забезпечення комп'ютерного моделювання електронних схем (програма Electronic Workbench).

 

Основні теоретичні відомості

Арифметико-логичні пристрої

Арифметико-логічні пристрої (АЛП) призначені для виконання арифметичних та логічних операцій над машинними словами (числами, командами та машинними кодами інших об'єктів).

За структурою АЛП розрізняють:

– АЛП з розподіленою логікою (інакше називають АЛП із закріпленими мікроопераціями- МО). Апаратура для реалізації мікрооперацій розподілена між регістрами та закріплена за ними, тобто кожен регістр використовує власну логіку для виконання мікрооперацій (МО);

– АЛП із зосередженою логікою (інакше називають АЛП із загальними МО). У таких пристроях всі логічні ланцюги об'єднані в арифметико-логічному блоці (АЛБ), Всі регістри реалізовані у вигляді надоперативного запам’ятовуючого пристрою (НОЗП).

–

Основні способи множення чисел у прямих кодах

Принцип побудови пристроїв, що реалізують різні способи множення, показаний на мал. 6.1, де RG 3 – регістр множеного, RG 1 – регістр добутку, RG 2 – регістр множника. Цифрами зазначені номери розрядів SM і регістрів, а стрілками показаний напрямок зсуву кодів у регістрах.

Цифри, що записані в молодших розрядах регістрів RG 3 і RG 1, при реалізації першого способу мають вагу , а при реалізації інших способів – . Перед початком множення будь-яким способом регістр RG1 встановлюється в нульовий стан. Підрахунок кількості циклів множення забезпечують лічильники СТ, відповідно з чим обирається його розрядність q.

При множенні першим способом (мал. 6.1, а) в першому такті i -го циклу аналізується значення RG 2 (n) - молодшого (n -го) розряду регістру RG 2, в якому знаходиться чергова цифра множника. Вміст RG 3 додається до суми часткових добутків, що знаходяться в регістрі RG1, якщо RG 2 (n) =1, або не додається, якщо RG 2 (n) =0. В другому такті здійснюється правий зсув в регістрах RG 1 і RG 2, що еквівалентно множенню їх вмісту на . При зсуві цифра молодшого розряду регістру RG 1 записується у вивільнюваний старший розряд регістру RG 2. Після виконання n циклів молодші розряди 2 n -розрядного добутку будуть записані в регістр RG 2, а старші – у RG 1.

Час множення, якщо не застосовуються методи прискорення операції, визначається виразом , де і –тривалості тактів підсумовування і зсуву відповідно.

а) б)

в) г)

Мал. 6.1. Операційні схеми пристроїв для множення чисел: а – перший спосіб; б – другий спосіб; в – третій спосіб; г – четвертий спосіб

Перед початком множення другим способом (мал. 6.1, б) множник Х записують в регістр RG 2, а множене Y – в молодші розряди регістру RG 3 (тобто в регістрі RG 3 установлюють ). В кожному i -му циклі множення додаванням кодів RG 3 і RG 1 керує цифра RG 2(n), а в регістрі RG 3 здійснюється зсув вліво на один розряд, в результаті чого формується величина . Оскільки сума часткових добутків в процесі множення нерухома, зсув в регістрі RG3 можна сполучити в часі з підсумовуванням (як правило, ). В цьому випадку . Завершення операції множення визначається за нульовим вмістом регістру RG 2, що також приводить до збільшення швидкодії, якщо множник ненормалізований.

При множенні третім способом (мал. 6.1, в) вага молодшого розряду RG 3 дорівнює , тому код в регістрі RG3 являє собою значення . На початку кожного циклу множення здійснюється лівий зсув в регістрах RG 1 і RG 2, а потім виконується додавання, яким керує RG 2(1). В результаті підсумовування вмісту RG 3 і RG 1 може виникнути перенос в молодший розряд регістру RG 2. У старшій частині суматора, на якому здійснюється підсумовування коду RG 2 з нулями, відбувається поширення переносу. Збільшення довжини RG 2 на один розряд усуває можливість поширення переносу в розряди множника. Після виконання n циклів молодші розряди добутку будуть знаходитися в регістрі RG 1, а старші – в регістрі RG 2. Час множення третім способом визначається аналогічно першому способу і дорівнює .

Перед множенням четвертим способом (мал. 6.1, г) множник записують в регістр RG 2, а множене – в старші розряди регістру RG 3 (тобто в RG 3 установлюють Y ₀= Y 2^-1). В кожнім циклі цифра RG 2(1), що знаходиться в старшому розряді регістру RG 2, керує підсумовуванням, а в RG 3 здійснюється правий зсув на один розряд, що еквівалентно множенню вмісту цього регістра на 2^-1. Час виконання множення четвертим способом складає , визначається аналогічно другому способу.

В ЕОМ при роботі з дробовими числами часто потрібно обчислювати не 2 n, а тільки (n +1) цифр добутку й округляти його до n розрядів. В цьому випадку при реалізації другого способу можна зменшити довжину SM і RG 1, а при реалізації четвертого – зменшити довжину SМ, RG 1 і RG 3. Для того, щоб похибка від відкидання молодших розрядів не перевищила половини ваги n -го розряду результату, в перерахованих вузлах досить мати тільки по l додаткових молодших розрядів, де l вибирається з умови

Операція округлення здійснюється звичайно шляхом додавання одиниці до n +1-го розряду результату і відкидання всіх розрядів, розташованих правіше n -го. При цьому похибка стає знакозмінною, а максимальне абсолютне її значення не перевищує половини ваги молодшого розряду. Додаткового такту підсумовування для округлення не потрібно. Досить записати одиницю перед початком множення в той розряд регістру RG 1, що після виконання множення залишається старшим розрядом, який відкидається.

У процесі формування суми часткових добутків код з регістру RG 1 видається на суматор SM, а з виходів SM знову записується в регістр RG 1. У зв'язку з цим при використанні потенційних елементів регістр RG 1 будують на тригерах із внутрішньою затримкою. Характер керуючих сигналів і ланцюга, на який вони впливають, визначається конкретною теоретичною реалізацією вузлів і використовуваною елементною базою.

У операційних пристроях, що реалізують другий і четвертий способи множення, можна без пересилань кодів між регістрами обчислювати вирази вигляду , де () для чого досить черговий результат операції залишати в регістрі RG 2, який в цьому випадку повинен мати додаткові старші розряди.

У операційному пристрої, що реалізує третій спосіб, можна без пересилань обчислювати, наприклад, функції вигляду Х_i. Для цього множник Х перед початком обчислення записується в регістр RG 3 і в молодші розряди регістру RG 2, а потім (і –1) раз виконується операція множення з округленням проміжних результатів до n розрядів. Після кожної чергової операції регістр RG 1 встановлюється в нульовий стан. Остаточний результат буде знаходитися в n молодших розрядах регістру RG 2. Найбільш простими є пристрої, що реалізують перший спосіб, а найбільш швидкодіючими – другий і четвертий. Однак другий спосіб не має особливих переваг порівняно з четвертим і, крім того, вимагає великих апаратурних витрат при реалізації.

Синтез арифметико-логічного пристрою з розподіленою логікою

АЛП з розподіленою логікою застосовуються в спеціалізованих та проблемно-орієнтованих ЕОМ. Відрізняються від АЛП інших типів високою швидкодією, але мають досить обмежені функціональні можливості. Структура таких АЛП залежить від операцій, що вони виконують, причому для кожної системи операцій необхідно будувати окремий АЛП.

АЛП з розподіленою логікою складаються з двох функціональних частин (мал. 6.2):

- управляючий пристрій (УП), що забезпечує формування всіх управляючих сигналів;

- операційний пристрій (ОП), забезпечує перетворення інформації та виконує мікрооперації над машинними словами.

Мал. 6.2. Загальна структура АЛП

Побудова таких АЛУ відбувається за наступними етапами:

1. Для кожної операції будується операційна схема та функціональний мікроалгоритм (Ф-микроалгоритм). Рекомендується обирати такі мікроалгоритми (МА) виконання операцій, що краще сполучаються, тобто вимагають однакового напрямку зсувів в регістрах, однакову розрядність регістрів, одні й ті самі джерела операндів суматорів і таке інше;

2. Обирається розрядність регістрів, лічильників. Виконується логічне моделювання роботи ОП, наприклад, із застосуванням діаграми стану регістрів при виконанні МА з критичними значеннями операндів.

3. Розробляється функціональна та принципова схеми ОП із зазначенням керуючих сигналів для кожного вузла пристрою.

4. Складається закодований структурний мікроалгоритм (С-микроалгоритм) виконання заданих операцій;

5. Виконується синтез управляючого пристрою;

6. Складається функціональна та принципова схеми АЛП.